Jeder CLB enthält zwei flankengetriggerte D-Flip-Flops mit Taktfreigabeeingang (Clock Enable) sowie entweder eine kombinatorische Verknüpfung mit fünf Eingängen oder zwei mit je vier Eingängen. Die Ein- und Ausgänge der CLBs sind über Pins mit den Verdrahtungskanälen und damit mit anderen CLBs oder IOBs verbunden. Die Verknüpfung ist als Look-Up-Table ausgeführt; die Durchlaufverzögerung ist daher von der Art der Verknüpfung unabhängig. Sie beträgt bei 70 MHz-Typen 8ns.